[Verilog HDL] 1. 수의 표현

 

 

정수는 십진수, 16진수, 8진수, 2진수로 표현될 수 있으며 비트 수가 지정된 형식과 미지정된 형식 두가지로 표현이 된다.

 

비트 수 지정 형식은 다음과 같다.

 

 

예를 들어 4'b1001 라고 한다면       

         

 

[ <부호> <비트 수> <따옴표> <진수 표현>, <수> ]            +                4                  '                    b           1001

 

 

여기서 부호 '+' , '-' 같은 경우에는 2의 보수 형식을 나타내게 된다.

 

 

십진수 : 'd	ex) 4'b1001 4비트 이진수 "1001"
16진수 : 'h	ex) 5'd3 5비트 십진수 3 "00011"
8진수 : 'o	ex) 3'b01x 3비트 이진수 "01x" (LSB가 unknown)
2진수 : 'b	ex) 12'hx 12비트 16진수 "xxxxxxxxxxxx"

 

 

 

• 비트 수 미지정 형식은 0~9 숫자만으로 십진수를 표현하든지, 다른 진수의 경우는 비트 수를 지정하지 않는 표현을 사용한다. 기본적으로 32비트로 표현한다.

 

 

-659 // 십진수 -659

'h837ff  // 16진수 837ff

'o7460  // 8진수 7460

 

 

 

• 명시된 이진수의 MSB가 '0' 'x' 'z' 인 경우는 MSB와 동일한 논리값으로 확장한다.

 

      단, MSB가 '1' 인 경우에는 '0' 으로 확장한다.

 

3'bx1 = 3'bxx1

3'b01 = 3'b001

3'b1 = 3'b001