Model sim은 Vivado에서 verilog 코딩 한 뒤에 FPGA에 타켓하기 이전에 시뮬레이션을 하기 위한 용도? 라고 한다. 다양한 회로들을 직접 구현한 뒤에 빠르게 시뮬레이션 돌려서 결과 값을 확인할 수 있다고 한다. 컴퓨터에서 코딩으로 회로를 구현하다 보니 어떠한 스위치와 같은 입력을 주어야 한다. 이것에 대한 역할을 Test bench에서 하게 된다. 전가산기를 예제로 간단하게 모델심을 사용해 보겠다! Model sim 실행 File -> New -> project Create Project Verilog 언어 선택 후 new file 2개 생성 1. (fulladder) test_bench 2. (fulladder) module 전가산기 회로도 [ Full adder.v ] module ..
