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[FPGA] FSM 감응신호 "신호등" 만들기 (라즈베리파이 - Zynq 소켓통신)

우선, 감응신호란? 교차로로 들어오는 각 도로에서 차량이 진입하거나 보행자의 유무에 따라서 신호를 자동으로 부여하는 신호체계를 말합니다. 즉 차가 별로 다니지 않는 도로에 차가 대기한다면 신호를 바꿔주는 것입니다. 좌회전 차선, 횡단보도도 마찬가지 입니다. Verilog 를 공부하던 도중 신호등 예제를 만들어 봤는데 FPGA에 동작시켜보면 재밌겠다! 싶어서 기획하여 구현하게 되었습니다. 위와 같이 어떠한 센서를 통해 들어온 값을 토대로 zynq 보드에서 신호등처럼 나타내었습니다. 저는 라즈베리파이와 zynq를 소켓통신을 통해서 연결한 뒤에 라즈베라파이에 달려 있는 초음파 센서를 활용해서 감응신호를 잡아내어 보낼 것 입니다. 차가 있는지 없는지 판단한 데이터를 zynq에서 차의 유무에 맞게 처리할 것입니다..

개인프로젝트 2021.08.20

[Verilog HDL] 1. 수의 표현

정수는 십진수, 16진수, 8진수, 2진수로 표현될 수 있으며 비트 수가 지정된 형식과 미지정된 형식 두가지로 표현이 된다. 비트 수 지정 형식은 다음과 같다. 예를 들어 4'b1001 라고 한다면 [ , ] + 4 ' b 1001 여기서 부호 '+' , '-' 같은 경우에는 2의 보수 형식을 나타내게 된다. 십진수 : 'd ex) 4'b1001 4비트 이진수 "1001" 16진수 : 'h ex) 5'd3 5비트 십진수 3 "00011" 8진수 : 'o ex) 3'b01x 3비트 이진수 "01x" (LSB가 unknown) 2진수 : 'b ex) 12'hx 12비트 16진수 "xxxxxxxxxxxx" 비트 수 미지정 형식은 0~9 숫자만으로 십진수를 표현하든지, 다른 진수의 경우는 비트 수를 지정하지 않..

FPGA/Verilog study 2021.08.10

Coral dev board "apt-get update" 오류 + (opencv 설치 에러) 해결 방법

Coral dev board를 사용하다 UPDATE 관련해서 아래와 같은 에러들이 떠 진행되지 않아서... 오류를 해결한 과정을 나열하며 정리해 보려고 합니다. W: The repository 'http://us.archive.ubuntu.com/ubuntu focal-updates InRelease' is not signed. N: Data from such a repository can't be authenticated and is therefore potentially dangerous to use. N: See apt-secure(8) manpage for repository creation and user configuration details. E: Release file for http://..

카테고리 없음 2021.08.06

[Verilog] Sequential Logic (순차 논리) - [ D Flip Flop ]

Sequential Logic (순차 논리) 회로란. 출력이 현재의 입력 값에 의해 결정되는 것이 아닌. -> Combination Logic (조합 논리) 과거(기존)의 입력 값(상태)들의 영향 또한 받아서 출력이 결정되는 논리 회로이다. combination logic = (+ , - , and, or 과 같은 연산용 로직) sequential logic = 시점에 따라 결과 값이 달라지고, 이를 구성하기 위한 저장매체가 필요하다. D 플립플롭은 입력 D의 값을 클럭의 엣지에 캡처해서 Q에 반영한다. (값을 저장) D 플립플롭의 출력 상태 변화는 클럭의 엣지에서만 이루어진다. 즉, 클럭에 동기화 되어 출력의 상태 변화가 일어난다. SET, RESET 에 의해서 값을 클럭에 비동기하여 초기화가 가능하다..

FPGA/Verilog study 2021.07.08

라즈베리파이 프로젝트 "스마트 선풍기" 만들기 (term project)

학교 수업 ICT응용설계 수업 내 텀 프로젝트를 진행한 것을 기록하려 합니다. 라즈베리파이와 안드로이드 스마트폰간의 소켓통신을 통해 간단한 어플 제작을 통해서 스마트폰으로 라즈베리파이를 제어하는 프로젝트를 시도했습니다 1. 작품 이름 2. 제작 동기 라즈베리파이로 텀 프로젝트를 해야하다보니 뭘 해야할지 고민하다 일상 생활속에서의 어떠한 불편함을 해소시키고자 했습니다. 그래야 제가 좀 더 프로젝트를 진행하는게 의미있고, 또 흥미있게 좀 더 열정적이게 참여할 수 있겠다 라고 생각했습니다 따라서 일상 생활 속 에서의 불편함을 찾고자 했고 선풍기가 떠올랐습니다. 안드로이드 스마트폰으로 선풍기를 먼 거리에서 제어를 하면 어떨까 생각했습니다. 따라서 제작해보고자 했습니다. 3. 사용 모듈 스위치 : 전원 on/of..

개인프로젝트 2021.05.31

[Verilog] FSM 설계 스탑워치 구현

무어 머신 : 상태머신이 현재 상태에만 영향을 받음 - 초기 상태에서 클럭의 에지에서 i가 '0' 이면 s0 상태 유지, '1'이면 s1으로 천이 - 출력 y는 s0에서 항상 입력 m을 출력하고, s1에서 항상 입력 n을 출력 밀리 머신 : 상태머신이 현재 상태와 입력에 영향을 받음 - 초기 상태에서 클럭의 에지에서 i가'0'이면 s0상태 유지, '1'이면 s1으로 천이 - 출력 y는 s0에서 s1으로 천이될 때 입력 n을 출력, s1에서 s0로 천이될 때 입력 m을 출력 idle, running, stop 상태에서 버튼에 따라서 각각의 다른 출력 값을 내보내는 것이다. 동작설명 스탑와치의 동작은 초기 상태에서 Start 버튼을 누르면 시간이 증가하다가 Stop 버튼을 누르면 정지하고 Reset 버튼을 ..

FPGA/Verilog study 2021.05.17

[OPENCV] OPENCV를 활용한 이미지 게임 만들기 (C언어 사과 찾기 게임)

진행 환경 [ Window10, Visual studio 2019, Opencv 4.1.2 ] C++ 기반 OPENCV 코드입니다. opencv를 공부하고, C 프로그래밍 실력도 함께 증진시킬 겸 그리고 다양한 함수를 익히고 자유자재로 사용하는데 도움이 되고자 게임을 만드는 프로젝트를 진행하여 공부를 해보았습니다. - 사용함수 - opencv 관련 1. 관심영역따기 (ROI) - 사과나 바나나의 사진에서 과일 부분만 짜를 때 사용 2. resize - Mat 안에 배치하는 공간 사이즈에 맞게 리사이징 할 때 사용 3. copyto - 배경 이미지에 필요 이미지들 배치하여 복사할 때 사용 4. rotatewarpAffine - 과일들의 불규칙 이미지를 위한 회전에 사용 5. line - 배경이미지에 배치도..

개인프로젝트 2021.05.11

[Petalinux] Zybo-z7-20 보드에 petalinux 부팅하기 (SD카드)

저의 환경구성은 Windows 10, Ubuntu 18.04 64bit(vmware) 입니다. 기본적으로 github.com/Digilent/Petalinux-Zybo-Z7-20의 내용을 참고하며 따라했습니다. Digilent/Petalinux-Zybo-Z7-20 Contribute to Digilent/Petalinux-Zybo-Z7-20 development by creating an account on GitHub. github.com 위 내용에서는 Ubuntu 16.04.x LTS를 사용할 것을 적극 권장한다고 합니다. 하지만 저는 18.04 로 진행하였습니다. 이것 저것 찾아본 결과 bsp 파일과 petalinux 의 버전일치가 중요하다고 합니다. 아래에서 bsp 파일을 2017.4-3 을 사용..

FPGA/petalinux 2021.03.30

[Vitis-AI] 개발 키트 다운로드 - 1 (Docker 설치 + 호스트 설정)

Vitis-AI 를 사용해보게 되어서 사용법도 익히고 공부할 수 있는 환경을 구성해보려고 하였습니다. Xilinx의 Vitis AI User Documentation 를 통해서 진행 해보았습니다. www.xilinx.com/html_docs/vitis_ai/1_3/installation.html#qoi1603967292432 Installation and Setup To improve the user experience, the Vitis AI Runtime packages, VART samples, Vitis-AI-Library samples and models have been built into the board image. The examples are precompiled. Therefore, ..

FPGA 2021.03.12